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TRACE32 Debugger for RISC-V

Lauterbach는 2017 년 11 월에 새로운 RISC-V 디버거를 출시했습니다. 현재 지원되는 첫번째 칩은 E31 Core Complex (32-bit)와 E51 (64-bit) Core Complex by SiFive 입니다.

RISC-V는 설립된 RISC원칙을 기반으로하며, RISC-V Foundation (https://riscv.org)의 지침에 따라 구성되고 체계화된 Open Instruction Set Architecture (ISA)입니다. 처음에 학술 연구를 위해 설립 된 RISC-V는 현재 임베디드 시장에서도 사용율이 증가하는 추세이며, 이를 사용하려면 전문적인 하드웨어 디버거가 필수적입니다.

Lauterbach 에서는 RISC-V 디버거로서 2018년 RISC-V Foundation에서 채택할 것으로 예상되는 오픈 소스 스펙의 “RISC-V External Debug Support” 을 기반으로 개발되었습니다. 본 사양의 목적은 유연한 스탑 모드 디버깅 방식입니다 . RISC-V 코어의 각 하드웨어 스레드는 리셋 이후에 바로 디버깅 할 수 있어야 합니다.

TRACE32로 RISC-V 프로세서를 디버그하려면 현재 JTAG DTM (Debug Transport Module)이 장착되어 있어야 합니다. DTM은 독립적이며 교체 가능한 모듈로 되어있어 칩 제조 업체는 다양한 통신 인터페이스를 통해 디버그 모듈에 대한 액세스를 구현할 수 있습니다. Lauterbach는 서로 다른 디버그 통신 인터페이스에 대한 폭 넓은 경험 덕분에 이러한 요구사항들을 만족할 수 있는 유능한 파트너입니다.

TRACE32 디버거는 디버그 모듈을 통해 프로세서의 모든 표준 디버그 기능에 접근할 수 있습니다. 또한 Debug Register 및 Abstract Commands을 사용하여 사용자 특화된 디버그 기능들을 설계할 수 있습니다. RISC-V 디버거는 Compressed Instruction이나 Floating-point Instructions 같은 표준 ISA Extension뿐만 아니라 Customer-specific한 ISA Extensions도 지원합니다.